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设计方法 Verilog 的设计多采用自上而下的设计方法（top-down）。即...
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格式 Verilog 是区分大小写的。 格式自由，可以在一行内编写，也可跨多行编...
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数值种类 Verilog HDL 有下列四种基本的值来表示硬件电路中的电平逻辑：...
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Verilog 最常用的 2 种数据类型就是线网（wire）与寄存器（reg），...
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表达式 表达式由操作符和操作数构成，其目的是根据操作符的意义得到一个计算结果。表...
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关键词：assign， 全加器 连续赋值语句是 Verilog 数据流建模的基本...
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关键词：时延， 惯性时延 连续赋值延时语句中的延时，用于控制任意操作数发生变化到...
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以反引号 ` 开始的某些标识符是 Verilog 系统编译指令。 编译指令为 V...
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